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1、第a西华高校试验报告（理工类）开课学院与试验室，电气与电子信息信息学院试验时间：年月学生姓名学号成.绩学生所在学院电气与电子信息学院年级/专业/班课程名称EDA技术课程代码106001589试验项目名称试验一、QuartusII软件运用初步与倚洁组合电路的设计项目代码指导教师林竞力项目学分一、试验目的1 .熟习QUarIUSII软件的运用:2 .驾驭用原理图输入法和硬件描述语言（VerilogHDD两种方法来设计逻辑电路；3 .对设计电路作硬件验证;二、试验原理1. 用原理图输入法来设计一个半加器电路参照图IT（P57）来完成一个半加器电路的设计,其中a、b为位的加数与被加数信号，he、jw分
2、别为和与进位信号。存盘仿真后，视察仿真波形，并用硬件验证电路的功能。图IT半加器电路原理图2. QuartusII软件目前版本己达到100以上，但对于初学者来说采纳6.0或7.1版本最为适合。6.0与7.1版本相比更稳定，因此本试验采纳QUarlUSIl6.0,而71版本界面与6.0特别相像，学会6.0版本的运用也就学会了7.I版本的运用。3. QUarlUSII软件设计电路流程：1）新建一个工程：每设计一个电路就必需新建一个1.程！全部的设计文件都装在工程书目中，并由软件管理。（2）设计输入：告知软件你要设计的电路是什么。.原理图设十方法用原理图编辑器画出电路图。B.本文输入用文本编辑器采纳
3、硬件语言描述电路（电路主流设计方式）。（3）编译将设计电路的功能与Pu）芯片结合，并提取出仿真所需的时序参数.（4）仿真软件验证电路功能是否实现。（5）编程、配置与硬件测试用卜.载电缆完成器件的编程与配苴，做硬件测试。原理图输入法设计半加器电路与描述语言设计3-8译码器区分在于流程的其次步设计输入。三、试验设备、仪器与材料电脑、EDA软件（QuartusII）,试验箱、卜载电缆、连接导线。四、试验步骤（依据实际操作过程）（）用原理图输入法完成半加器的设计步骤：1 .新建一个匚程：（必需完成这一步骤）（I）进入WindoWS操作系统，双击QUartUSII图标，启动软件。(2)单击FileNeW
4、PrOjeCIWiZard菜单,出现对话框点击next。在界面中相应位置中输入文件名路径与设计工程的名字，最终点击finish,完成设计工程建立。(3)在点击ASSignnIentDevice菜单,出现如下对话框，点击选择器件(本设计选用EPFlOKlOe2 .在原理图设计输入(1)点击菜单FileNew,选择BIOCkDiagram/SchematicFile,点OK,启动原理图编辑器。(2)画出半加器原理图a.在原理图空白处双击，会出现元件选择对话框，在name处输入元件名，点OK完成元件放置。依次放置1个两输入端与门(and2)、1个异或门(xor)2个输入端口(inpul)、1个输出端
5、口(output)在原理图上：b.添加连线到器件的管脚上把鼠标移到元件引脚旁边,则鼠标光标自动由箭头变为十字，按住鼠标右键拖动，即可画出连线，参照图11连好相应元件的输入、输出脚.c.更改信号名双点输入、输出管脚，在对话框中改信号名d.保存原理图单击保存按钮，以默认名保存。3 .编译(I)点击菜单栏上红色箭头所指的工具图标，完成编译。(2)锁定管脚再编译点击ASSignmentPins菜单。从图中可以看到信号a,b,he,jw,这些信号在硬件测试之前，必需与管脚锁定。以锁定a信号管脚为例，双击a信号对应1.ocation栏，出现IO管脚选择列，选择PINJ6信号a就被锁在了芯片第16管脚上了。
6、按一样的方法将b,he,jw钺在空闲的IO口上。信号锁定到管脚要生效,必需再按(D步骤重新编译次。4 .仿真(I)编译没有错误后进行仿真。点击FileNeW菜单选择otherfiles中的vectorwaveformfiIeo画出输入波形，执行仿真吩咐，启动仿真并视察仿真波形，进行设计电路的功能验证。(2)双击空白处，弹出对话框，单击NodeFinder。(3)按图依次操作选择信号(4)按图操作画出信号输入波形5 .硬件测试在老师指导下接好下载电缆，连好拔码开关与1.ED灯，验证电路功能。(一)用VeriIogHD1.语言完成3-8译码器的设计步骤(除文本输入外，其余步骤与上一个试验一样)：、
7、运行QUartUSII软件，先建立一个新的项目。(2)、启动FiIeNeW菜单吩咐(如图1-21);、选择VeriIoghdlfiIe,点击OK后，键入上面“二、试验内容(2)”中的程序。(4)、以默认文件名和路径保存。(5)、参照原理图输入设计进行仿真，并视察仿真波形，以验证所设计电路的功能。五、试验过程记录(数据、图表、计算等)学生手写六、试验结果分析与问题探讨学生手写（谈谈运用原理图输入法和VeriIogHi）1.语言设计两种方法的优劣心得.2.谈饯P1.D与专用芯片ASIC的最大区分）西华高校试验报告（理工类）开课学院与试验室：电气与电子侑息信息学院试验时间:年月学生姓名学号成.绩学生
8、所在学院电气与电子信息学院年级/专业/班课程名称EDA技术课程代码106001589试验项目名称试验二、8位移位寄存器的设计项目代码指导教师林竞力项目学分一、试验目的1 .熟习QUartUSII软件的运用：2 .驾取用原理图输入法和硬件描述语言（VerilogHD1.）两种方法来设计逻辑电路：3 .通过电路的仿真和硬件验证，进一步了解8位移位寄存器功能。二、试验原理移位寄存器主要是将串行输入的数据依次移入到寄存中，可用于串行预置初值、串并转换等场合。它主要在时钟作用下依次左移（或右移），通过非堵塞性过程赋值与f。循环语句来实现。难点在理解移位寄存器的工作原理后，用YerilogHD1.语言的f
9、or循环语句、非堵塞性过程赋值来设计该移位寄存器。其难点是要仿真出移位寄存器的工作波形，然后通过观测仿真波形，来验证该移位寄存器的功能，并理解堵塞性过程赋值与非堵塞性过程赋值的区分。三、试验设各、仪器与材料电脑、EDA软件（QUartUSII）、试验箱、下载电缆、连接导线。四、试验步骤（依据实际操作过程）用VerilogHD1.语言设计移位寄存器的步骤:、运行QUARTUSH软件（2）、启动FileNeW菜单吩咐（如图4T）：、选择VerilOghdIfile,点击OK后，键入上面“二、试验内容”中的程序；（4）、在书目中存成Shiter8.文件,然后进行编译。（5）,仿真设计文件启动QUar
10、lUSIlFileNeW菜单,选择OlherfilesrIlMvectorwaveformfile以默认文件名存盘，执行仿真吩咐，启动仿真并视察仿真波形，并对设计电路的进行功能验证。五、试验过程记录（数据、图表、计算等）学生手写六、试验结果分析与问题探讨学生手写（试设计一下8位右移移位寄存罂，并比较8位左移和右移移位寄存器不同点）西华高校试验报告(理工类)开课学院与试验室，电气与电子侑息信息学院试验时间:年月学生姓名学号成.绩学生所在学院电气与电子信息学院年级/专业/班课程名称EDA技术课程代码106001589试验项目名称试验三、十进制加法计数器的设计项目代码指导教师林竞力项目学分一、试验目
11、的1 .熟习QUartUSII软件的运用：2 .驾!取用VerilogHD1.硬件描述语言来设计基广混合电路的十进制加法计数器；3 .通过电路的仿真和硬件验证，进一步了解加法计数器的功能，并深化理解VerilogHD1.语言中组合逻辑电路和时序逻辑电路的设计。二、试验原理试验设计的加法计数器的计数范围为20-100,当CIk计数脉冲输入端有上升沿时,计数值COUntrCg加1,再将COUntreg加上20后输出到计数输出端CoUnt。本试验技术重点在广理解用组合逻辑电路和时序逻辑电路共同设计20-100加法计数器，并用VerilogHD1.硬件描述语言来设计该加法计数器：并娴熟驾驭持续赋值语句
12、(assign)和过程赋值语句(always)的运用。其难点是在于合理运用持续赋值语句和if语句使计数器计数初值为20,并且计数终值为100,然后通过观测仿真波形，来验证该加法计数器的功能。三、试验设备、仪器与材料电脑、EDA软件(QUarIUSII).试验箱、下载电缆、连接导线。四、试验步骤(依据实际操作过程)用YeriIogHD1.语言设计20-100加法计数器的步骤:、运行QUARTUSII软件、启动FileNeW菜单吩咐，(3),选择VeriIoghdlfile,点击OK后，键入参考源程序程序；(4)、存成coUler.V文件，然后进行编译。(5)、仿真设计文件启动QuartusIIF
13、ileNeW菜单，选择OtherfiIes中的VeCIOrWaVeforlnfile。在波形图中，设置计数脉冲输入CIk时钟波形，并将波形文件以默认文件名存盘。执行仿真吩附，启动仿真并视察仿真波形，并对设计电路的进行功能验证。五、试验过程记录(数据、图表、计算等)学生手写六、试验结果分析与问题探讨学生手写(1.如要将设计的加法计数器改为减法计数器，该如何修改设计？2.如要在所设计的加法计数器基础上增加一个进位位输出，又该如何修改设计？)西华高校试验报告（理工类）开课学院与试验室，电气与电子侑息信息学院试验时间:年月学生姓名学号成.绩学生所在学院电气与电子信息学院年级/专业/班课程名称EDA技术
14、课程代码106001589试验项目名称血四、基于1.pM函数的加法电路W项目代码指导教师林竞力项目学分一、试验目的1 .熟习QUarlUSII软件的运用：2 .熟习运用1.PV函数设计困难的时序电路方法；3 .驾驭锁定管脚、下栽方法：二、试验原理在电路中调用1.PV函数（又叫强函数），即参数化的电路功能模块。QUARTlsll软件支持的1.PY函数种类较多，这里主要运用有加减法功能的1.P卜1.ADD_SUB函数（其原理框如图所示。必需要设置好该1.PM函数诸如加、减法限制器、其中一个加数是否为常数、数据宽度等参数，让其实现相应的功能。设置方法正如前述试验方法和方法二所述。图4.1三、试验设备、仪器与材料电脑、EDA软件（QUartUSII）,试验箱、卜载电缆、连接导线。四、试验步骤(依据实际操作过程)用VerilogHD1.语言设计四位加法器的步骤:、运行QUARTUSH软件、启动FileNeW菜单吩咐(如图4T)；(3)、选择VeriIoghdlfile,点击OK后,键入上面“二、试验内容”中的程序：(4)、在书目中存成test_add.V文件，点击菜单assignmentdeviceEPF10K1.C84-3器件件amily中的FleXlok),选择然后进行编译。(5),仿真设计文件启动QuartusIIFiIeNew菜单，选择otherfiIes中的VeCtOrwavef
