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1、EDA设计11试验;f艮告J粉惋数生舒世神学院：自动化学号:0810190145姓名：张骞指导老师：谭雪琴完成时间：2011年5月15日多功能数字钟设计摘要：利用QUanUsIl软件采纳梭块化设计方法设计一个数字钟.通过原理图输入进行设计，取代VHD1.语言设计，软件仿直调试胜利后编译下我至可编程试验系统SmaUSoPC中进行硬件测试.实现并充分领会硬件设计软件化的相照.关键字:软件;数字钟；模块化;VHD1.;AbslnictzUsingtheQuartusIIsoftwaredesignadigitalbellwithlheblockingmelhod.Thcdesigntakestheo
2、rydrawinginsteadofVHD1.Ianguage.AflcrenluatingandIkbUgingSucccssfullyjranslalcandCditlhCc(xic.Then,downlo；id(heresultlotheprogrammableSmartSOPCsystemandtestiinhardware.Realizing(hesoulofdesigninghardwarebysoftware.Kcywrds三sflware:digitalbell;bkking11c(lHi:VIID1.一设计内容3二设计要求3二方案论证4总体电路图4基本计时电路的工作原理5附加
3、闹钟电路的工作原理5整个时钟原理框图6三基本计时电路子模块设计原理61、脉冲发生电路62.计时电路103、校分校时保持清零电路144、动态译码显示电路155、报时电路186、消开关组电路197、基本计时电路综述21四闹钟电路子模块设计原理221、闹钟开关消颜及校时校分清零电路222、闹钟与计时校时分复用电路253、比较电路264、2选1显示复用电路275,报时音乐电路286、音乐选择电路297、音乐产生电路30五未实现功能的原理简述361、秒表362,万年历373,模块化与接口设计37六程序下教、仿真与调试38七试验总结与感想39一、设计内容设计一个数字钟，可以完成00:00:00到23:59
4、:59的计时功能，并在眼刷电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能.我们设计的电路在具有携木功能的茶础上，增加了下列功能：整点报时、闹钟设汽、彩馋和星期显示调悠功能.二、设计要求2.0基本要求1、能进行正常的时、分、秒计时功能：2、分别由六个数码管显示时分秒的计时：3、KI是系统的使能开关（KI=O正常工作，Kl=I时钟保持不变）；4、K2是系统的清冬开关（K2=0正常工作,K2=l时钟的分、秒全清零）；5、K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）：6、K4是系统的校时开关（K4=0正常工作，K4=l时可以快速校时）；.2.1 提高部分要求1，使时
5、钟具有整点报时功能（当时钟计到S9%T时起先报时,在5953:5955二59,57”时报时短率为512Hz.5939”时报时频率为IKHZ）：2,闹表设定功能；二、方案论证本试脸在实现试脸地本功能的基础上，加入了整点报时、闹钟设置、彩铃和星期显示调整功能.图I为试验功能方框图:显示译码电路7计时电路二整点报时电路z=闹铃荚闭电路闹钟报时电函音乐产生电路=y=4闹钟设定电路:星期调整电路图I试监方框图数字计时器基本功能是计时，因此首先须要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础,试验中可以运用的振荡频率源为48MHZ.通过分领获知所备脉冲频率（IHzJKHzJKHz）e为产生秒
6、位，设计一个模60计数器，对IHZ的脉冲进行秒计数,产生秒位：为产生分位,通过杪位的进位产生分计数脉冲,分位也由模60计数器何成：为产生时位，用一个模24计数器对分位的进位脓冲进行计数.整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。W示功能是通过数选器、译码零、码转换器和7段雅示管实现的.因为试脸中只用一个译码显示单元，7个7段码6个用于显示时分秒，一个显示星期），所以通过4个7选一MUX和一个3-8译码器办作，依据计数器的信号进行数码管的动态显示.湾零功能是通过限制计数涔清零端的电平凹凸来实现的.只需使清考开关按下时各计数器的清零端均车肱接入有效电平（本
7、试验中是低电平），而清零开关断开时各清零端均接入无效电平即可.校分校时功能由防抖动开关、逻辑门电路实现.其基本原理是通过逻辑门电路限制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器供应：当按下校分校时开通时,既可以手动触发动身式开关给进位脉冲,也可以有恒定的IHZ时:冲供附恒定的进位信号，计数器在此脉冲崩动下可快速计数.为实现军薪网时，采纳防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动.保持功能是通过逻辑门限制杪计数器谕入端的IHZl恢冲实现的.正常状况下,开关不影响脉冲输入即秒正常计数,当按下开关后，使脉冲无法进入计数跳，从而实现计时保持功能，整点报
8、时功能可以通过组合龙辑电路实现“当计数那的各位呈现特定的电平常,可以选通特定的与门和或门，将指定的领率信号送入蜂呜器中，实现在规定的时刻以指定频率发音报时。闱钟设定功能.闹仲只设定时和分.基本模块与正常计时电路里的校时校分电路相同.本试验中为节约按键.闹伸时间调整键或用正常网时的校时校分开关，为使设定用管与正常计时中调整时间按键互不影响，懒外用一个闹钟使能键,按卜该键后进入闹钟设定界面,此时校时校分开关用干调整闹钟时间对正常计时没有影响.且此时7网显.示码显示的是闹忡时间；制原使能键后校分校时键用于对数字钟进行时间谓整，对设定的闹钟时间没有影响，音乐产生电路，本试脸中音乐是快乐颂的前半部分，共
9、32个节抽，5个音领。32个5个音频的猱率由分粉器产生，32个节拍需依据依次产生，且要能够新环.因此用译码器循环按序进取音频，所以须要一个模S循环计数器和一个5-32译玛器，洋码选中位与所需的音颇相与之后送入蟀呜器产生音乐效果.闹钟报时功能.在计时电路走到设定的时间时闹於报时功能会被启动，通过与音乐产生电路进行设轼加合，使得在达到同告时，发出音乐声.闱作关闭功能.考虑到实际状况.希电网曾声可以被关闭.同时在关闭闺仲耀红原后,闹等不再响，但是在下次闹等时间来临时闹铃可以接着工作,试验中实现此功能的纪要一个触发器来实现，星期设定电路功能，星期显示功能由模7计数器构成,1-6时为依次计数，星期日显示
10、为8,即从6跳过7千腌IS入8,然后再由8进入1.由此可见，须要设定这样一个计数器：在一次循环计数过程中,要有两次置位,且两次所置数有所不同.三、基本计时电路子模块的设计原理1、脉冲发生电路（分频电路）脉冲发生电路将试验箱48MHz的频率分频成IHz（供系统时钟），2Hz（快速校分、校时）以及IKHZ和500KHZ（供闹钟电路）.此外,报时音乐电路的闹铃音乐也须要各种频率的脉冲，将在音乐电路中探讨。模块封装:48tnh:41.CiQldl24-：1111；(2)内部电路:24分频电路由3分频电路与8分频电路组成,其中8分频由3个2分频电路组成,在此不再探讨。(3)仿真波形:T7ICO0M320
11、040Ona690a00m-M-rTTi巨必，rum11rjmruuwuuuwjmrww1.r1.r1.r1.r1.rmJe&3_JII1.4100O分频电路(1)模块封装：vio”T一一一一U.一一,一.；一CIy100QdM0o2-三inrt2；i*r*r*r*wr(2)内部电路：100O分频电路由3个模10计数器组成,其中模10计数器由74160组成，在模1000计数器末端加了一些门电路，使得输出为如区豆+区豆.即当模IO计数为0000,OOOl.0010.001IQl（X）时输出为1,其他给出为0,即（M为I,59为0,从而实现1:1占空比。（3）仿真波形:2、计时电路计时电路包括秒,
12、分，时，星期四个模块,依次进位。其中，秒和分模块类似，都是一个模60计数器，只是秒模块的进位为IHZ脉冲，而分模块的时钟为秒模块的进位：时模块是一个模24计数器，而星期则是一个特别的模7计数器。计时电路示意如下:2.1秒计时模块CD模块封装：(2)管脚说明:输入:COU60为外部的IHZ脉冲，Srd为清零信号。输出:。1至。4为杪个位,。5至。8为杪十位。Sjm为秒向分的进位秒计时模块的实质是一个模60计数器。如图，前一个74160为个位，后一个为十位，每当个位计数到Io(H时,RC。由0变为1,将十位的AVT置位，十位的74160计1,当十位的计数到5(OlOI),个位的计数到9(K)OI)
13、时，正好是60,此时置位两个计数器,重新由0起先，这样就完成了模60计数。74160置位端1.DN低电平有效，因此将59时个位的0，Q九十位的，QC与非之后送给1.DN.在0到59之间时，1.DNA无效：59时，1.DN-Q,计数器将被置位为0.(4)仿真波形：Ulepa-pa划”x网PU0pu00JMIulnnn11n1111n11nwtjijWt11111111juuuuuuuuuuuuuuuuuuuWWin1111nnu2. 2分计时模块输入:COU60为外部的IHZ脉冲，mrd为清零信号。输出：ol至o4为分个位,o5至o8为分十为mjh为分向时的进位(3)内部电路、仿真波形：与秒计时模块相同.在此不再赘述2.3 小时计时模块CD模块封装：.不时.CaXrt24rdcou24njt13hjdO(IJo(2o(3oH)o(5响o(70(8)(2)管脚说明:输出：。口至。4为时个位，。5至。8为时十位.hjd为时向星期的进位输入:CoU24为外部的IHZ脉冲，hrd为清零信号。位为3,
