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1、FPGA高速收发器设计准则高速收发器(SERDES)的运用范用特别广泛.包括通讯、计口机.I.业和倍存,以及必需在芯片，E；片/模块之间、或在背板,吨装上传输大中据的系统.但微跖速收发88的并行总纹粒计己无法满意现在的要求.将收发浜整合在HPA中成为解决这一向邂的选和方法.AiiiSiHIIFKJA乂符嵌入式tGb收发Jft的低功耗FPGA奥构.它雁止设it人员利用高生产率的EDA工具供应实体乂和龙辑层建构模块,研发出怔成本的小M系统.使得设计师能够快速蟀决赤议和速率的改变何题,以及为/提85性能和增加新功健时.必霸进行设计傩改所面临的电领第理何电.这些Ia切需求的依捷伟vi.ASlC和ASS
2、P方案中骏得.FPGA供应了一种单芯片解决方案,克IK了多芯片方案中的互Jffl作业、布线和功本司ISFPGA中的收发/在克服讯号完整性问题的IHJ时，也能工作在系列不同的系统或外以环境中.收发洪通拦身虑收发;S的选邦对丁佞就得所需的功能设计而相当关健.设计师必需在设计初期断段救分析收发5S的功能和性便，并森合叙宽需求、协议、多曼体类型、EMC和互通作业性所确定的设计准则指导选界.收发济的选择应当包括娓格的符合性的ill：针对抖动、噪音，衰减和不连续性等不利条件F的免设实力或补偿实力：以及应用中的传输媒介的类型.依Mlh多数组件存在的收发拓错误免录,不睢发觉将混合讯号收发赛按令在数字电用FPG
3、A中仅取得了有限的胜利.因此,系统设计即在验证市场需求时蚣特殊当心.要素盯新制程、电压、源岌、核心以Zi1.O端”，还芍硅芯片生产实力等各方面的验证工作.评估收发雅放射性能的弱要r具足眼图，立是建构在系则分层PRBS周用上的放射机波形图MItr透过利川眼状低板.IH图可用来显东特定指计的符合性.代加液形没有侵占眼图校板的张开K.通常意味芾它符合抖动、啖音和懈度指针.另外为确保采纳的机性线液的PRBS序列.并将在示波；上撷取的波形采样Bt成城到我少,以便它们不会被钻慢地代怔较主的PRHS性能，须安个用利灌慎的方案，在谈定生产制程时,松发SfttH图性能更Mm要。在选择正确机件时还有下逑很多共它因
4、虐变考虑，讯号完拖性对芯片内或芯片与模级间的通讯来说无说通讯是透过力板.电魂还於同一电路板卜的干脆连接具什嵌入式收发器的FPGA都是志向的选和，用手行收发器取代平行高速急就可简化系统iSif,匕也度高时.并行总线谕沽遭遇I我和;I；扰，使得布规相当困难,“时收至无法实现，而极具强韧性的布行收发器他的化布局设计,削H写蛆件和连接器数最.还能MNPCBfcJtk.在R有相同的晶线较究时.小行接口的功耗也比并行箱“小.但收发器的更高数据率通味箱等志向的传输线效应会使布线更加困唯.人们普西果纳FR4板进行PCB设ih囚为FR4的制造通常采纳技璃纤维和环翅材机囚此J“诲沽制作Blffi.易拈小低成4%特
5、点.XtiWJtt.当数据率较痛时.各屋中的明雄会产生卦肤效应,.俞顿讯号排过导体的衣面,IH双了传导区域.增加/讯弓衰M.HGA议计师通常对数Gb讯息值通中传送的讯号城率点了解较少,由FR4介电材科本身对裒减的影响就极大，在只有儿Gb的数招举匕我城在可能超过20dB为了克眼这些“邂.J!“收发JS的StratixIlGXFPGA包含了放射机和接收机内部的功能，J按带运用便宜的FR4PCB材M.ffl汴数Gb速率时，设计师无法豳洁地透过放大讯号稣决讯号损失仃a因为这将第大功抵并引起眼同的闭合.联图闭合可健是由放射缓冲的阻抗变坏所引起,在布局上或连接器中,反射能Ift的理吱.，现出近用的不连续性
6、.预加有透过加任何讯号t变石的第个数屈符号来对放射讯号进行JS失礼处理.消退讯恩伯道中肽冲胸应的前端过冲和后沿拖尾.StrulixIIGX收发器供应可程序的双加JR功能,允许用户依据传怆媒介和骐功实力，在3个抽头中选取摊个抽头”汲中的1空级，Ai大的预加期为500%，这时张开l25mMokxGbX背板上速率为6.25GbpS的黑图来说已经定第接收机均打1扣重是克服传输战投耗的“软Z)法.八道我疝的哭动强度将产生电鼠干i(EMl),并JI会使系统简洁Ifl遇近场的手扰.张开接收机眼图的一种外代方案或互补方案是利用接收机均衡技术,在很多也用中利用均衡技术奈克取崩耗并实现设码性僮改料是可能的。FPG
7、A中的接收均沏透过在接收机端放大讯号中的扃嫉尔以来扑传传软1MI6,而低频用W保精不安.这将有效地侦讯必信道的s-21播入加托曲线反转,使得电讯息俏遒的城率响应变得最平坦.均衡技术还可以与Kun4技术一起运用.来补怅具有特殊挑战性.的斑路.SgHKGXu收发器是完全可编程的,无论在设“或应用阶段.都能在系统匚作过程中进行娘程,并能与远距设及在工作条件很差的环境下实现互通作业性.这运用户得以配置均初潘,使其在各种讯息信道KIr上工作.堆大的均衡水足l7dB.枭纺4戏稣位放火器来实现.这现保了所配解的系统能实现纲件速率离达637SGbp条件下的最佳讯号完整性,而且还筲去极新传递设码、功耗大井韭TD
8、FE的外来接收机架构.在设计背板时需有虑的亚娈因IKJlI牧发器的输出生动实力，因为公隹讯号完整性设IR会由于竹板布局.背板插槽皎注以及放财卡和接收卡的将体住园不同血改变.由Hi种根发优超的讯号完整性性徙.使HKiA能以6375GbPS的速率在U石连接器的52英寸卜R4背板上工作.这种可柏桂实力和极具强妍性的设H加上低功耗特性，tt!FPGA可工作在44具挑放性的背板、电缝、芯片或模块以及数Gbiutia备中.可依程Si动实力某些传触线损，CnJ透过塘加若分蛤出*动战的郭动实力,以及在楂收机里故大讯号电TiiftlH.SuiniKIIGX架构允许设计邮在4mA-l6mA范憎内选扑我动实力.实际
9、的Vod筠山驱动电M电平取决于终端电Blft.对50。的传输线来说,标准见他范用是100。.功率在全部的庙密收背板应用中.功.率耗然耐:是个主要网鹿.这些应用的空间有取.功N和发妁问题必而减到最小.以确保铝件温度在没右风力冷却和电源供应状况下仍能保持在所要求的工作？S用内.为了附低收发器功耗.StrniXIlGXJRftrr专利的PCNI.输出废冲器技术,该技术使90余米的PM(*体蝮体连接艰的以大功耗较具各收发折的65奈米FPGA低20%,在4。寸FK4小行链路上，工作速率达3.1875GbPS时.每四分之收发器(四个收发器中的个)所需的功IC为年通道125mW,加工作速率达6.375GbN
10、时的功耗划为传通道225mW.传四分之收发然可由2个独立的城率源来邪动.并具行各自独立的领率安环器.频率和分阳器的结合,能在每四分之一收发?S中支持四个不同的数据中，这将大屈降低功耗.利用侑道的Al本配?I能分别推断佑道上的放射机或接收机，避一步节约StratixIIGX松发需的功率.协议支持先进的FPGAiSil方法能大幅I!至彻或省去或计和验证FPGA与收发组件同数据信道所需的1：作和时间.为了使收发SS在满诲特定协议标准时还能J“fIY定的余M,并能花614Mbpsjl6375Gbps的数据速率藏IIi内正常工作.SmUiIlGX收发战经过了缀心设计.可供应阅历证的良好性族.支持的t议标
11、准包括PCIExptVM.串行数字接口(SDI)、XAUkGigabit以太网络、HiGig*.IMeriaken.SerialUielI.SerialRapdKXSRIOl.光纤侑遒，以及常用的6Gbp长距和氐即电界面(CEl6GJRSR).FpGA压本协议模式能让架构Mi在全速室危圈内建构任何符合当地K求成具仃学“产权的悔议，StnuixIIGX系则能满点严格的SoNETsDHOC4&STM16光抖动标准,能惜台FpGA的数字和出议功德.以及从备畿路接口功筋、行板功能低功耗、低抖动、砂以兼容的收发器.来源同步和平行I，。支持匕坡底用要求高速来海同步和并行接【】供应数据平衡和管姚作业.来源同
12、步1.O(SSlO)I11种允许领率和故据被分别(即运RI1.vDS讯号)发送的FPGA界面.作为种集路屋接口.SSlO川十将数据从收发戕传送到系统进行处理.兴源同步1.IO必的爻界一个足线高的数烟拓宽.以确保能向收发JS连绵不顺地供内攻冕，来源同步IO部份但含动态相位对齐DPA电路，该电路将接收机版率讯号复制到收发的相位讯号中,并将必近的领率讯号与送%：的11K时齐,DPA能缈怏玄源问步推U支持更的数据率.支持箫加乩数幅伤道开箱.进步极高效M率.并实现纠错、加密和线路茹码.SST1.和HsT1.中具有入此可供应标准1.O连接的平行VO.适离性能内存接口.PCl接口等应用.A在收发器的FPGA而住的挑陵是如何在具有平行IXXSSfOKlFPGA数字迈就、且收发器全部埠在工作和被评估时可同时切换的发证标准一样性,以及抗噪音实力和强韧的抖动性能，
