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1、EDA 技术实用教程技术实用教程第第 3 3 章章 FPGA/CPLD 结构与应用结构与应用 3.1 概概 述述 X康芯科技康芯科技基本门基本门 组合电路组合电路 时序电路时序电路 输入缓冲电路与阵列或阵列输出缓冲电路输入输出图图3-1 基本基本PLD器件的原理结构图器件的原理结构图 X康芯科技康芯科技3.1 概概 述述 3.1.1 可编程逻辑器件的发展历程可编程逻辑器件的发展历程 PROM(Programmable Read Only Memory)PLA(Programmable Logic Array)PAL(Programmable Array Logic)GAL(Generic Ar
2、ray Logic)EPLDCPLDFPGAX康芯科技康芯科技3.1 概概 述述 3.1.2 可编程逻辑器件的分类可编程逻辑器件的分类 可编程逻辑器件（PLD）简单 PLD 复杂 PLD PROM PAL PLA GAL CPLD FPGA 图图3-2 PLD按集成度分类按集成度分类 X康芯科技康芯科技3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.1 电路符号表示电路符号表示 图图3-3 常用逻辑门符号与现有国标符号的对照常用逻辑门符号与现有国标符号的对照 X康芯科技康芯科技3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.1 电路符号表示电路符号表示 图图3-4
3、PLD的互补缓冲器的互补缓冲器 图图3-5 PLD的互补输入的互补输入 图图3-6 PLD中与阵列表示中与阵列表示 X康芯科技康芯科技3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.1 电路符号表示电路符号表示 图图3-7 PLD中或阵列的表示中或阵列的表示 图图3-8 阵列线连接表示阵列线连接表示 X康芯科技康芯科技3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.2 PROM 图图3-9 PROM基本结构基本结构 地址译码器存储单元阵列0A1A1nA0W1W1pW0F1F1mFnp20111201110110.AAAWAAAWAAAWnnnnX康芯科技康芯科技3.
4、2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.2 PROM 图图3-10 PROM的逻辑阵列结构的逻辑阵列结构 与阵列（不可编程）或阵列（可编程）0A1A1nA0W1W1pW0F1F1mFnp2X康芯科技康芯科技3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.2 PROM 图图3-11 PROM表达的表达的PLD阵列图阵列图 与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0FX康芯科技康芯科技3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.2 PROM 图图3-12 用用PROM完成半加器逻辑阵列完成半加器逻辑阵列 与阵列（固定）或阵列（可编
5、程）0A1A1A1A0A0A1F0FX康芯科技康芯科技3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.3 PLA 图图3-13 PLA逻辑阵列示意图逻辑阵列示意图 与阵列（可编程）或阵列（可编程）0A1A1A1A0A0A1F0FX康芯科技康芯科技3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.3 PLA 图图3-14 PLA与与 PROM的比较的比较 0A1A1F0F2A2F0A1A1F0F2A2FX康芯科技康芯科技3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.4 PAL 图图3-16 PAL的常用表示的常用表示 0A1A1F0F0A1A1F0F图图
6、3-15 PAL结构结构X康芯科技康芯科技图图3-17 一种一种PAL16V8的部分结构图的部分结构图 11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 78121115 1619 2023 2427 2831X康芯科技康芯科技207190 34 7812111516192023242728311381518OLMCOLMC416231
7、75243116OLMCOLMC63239157404714OLMCOLMC84855139566312OLMCOLMC11I/CLKIIIIIIIII/OEI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QCLKOE图图3-15 PAL结构结构3.2.5 GAL X康芯科技康芯科技3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.5 GAL 图图3-15 PAL结构结构X康芯科技康芯科技3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.5 GAL 图图3-20 寄存器模式组合双向输出结构寄存器模式组合双向输出结构 X康芯科技康芯科技3.2
8、 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.5 GAL 图图3-21 组合输出双向结构组合输出双向结构 X康芯科技康芯科技3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.5 GAL 图图3-22 复合型组合输出结构复合型组合输出结构 X康芯科技康芯科技3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.5 GAL 图图3-23 反馈输入结构反馈输入结构 X康芯科技康芯科技3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.2.5 GAL 图图3-24 输出反馈结构输出反馈结构 X康芯科技康芯科技3.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 3.
9、2.5 GAL 图图3-25 简单模式输出结构简单模式输出结构 X康芯科技康芯科技3.3 CPLD的结构与工作原理的结构与工作原理 图图3-25 简单模式输出结构简单模式输出结构 X康芯科技康芯科技3.3 CPLD的结构与工作原理的结构与工作原理 图图3-27 MAX7128S的结构的结构 1逻辑阵列块逻辑阵列块(LAB)X康芯科技康芯科技3.3 CPLD的结构与工作原理的结构与工作原理 2宏单元宏单元 MAX7000系列中的宏单元系列中的宏单元 三种时钟输入模式三种时钟输入模式 全局时钟信号全局时钟信号 全局时钟信号由高电平有效的时钟信号使能全局时钟信号由高电平有效的时钟信号使能 用乘积项实
10、现一个阵列时钟用乘积项实现一个阵列时钟 X康芯科技康芯科技3.3 CPLD的结构与工作原理的结构与工作原理 图图3-28 共享扩展乘积项结构共享扩展乘积项结构 3扩展乘积项扩展乘积项 X康芯科技康芯科技3.3 CPLD的结构与工作原理的结构与工作原理 3扩展乘积项扩展乘积项 图图3-29 并联扩展项馈送方式并联扩展项馈送方式 X康芯科技康芯科技3.3 CPLD的结构与工作原理的结构与工作原理 4可编程连线阵列可编程连线阵列(PIA)图图3-30 PIA信号布线到信号布线到LAB的方式的方式 X康芯科技康芯科技3.3 CPLD的结构与工作原理的结构与工作原理 5I/O控制块控制块 图图3-31
11、EPM7128S器件的器件的I/O控制块控制块 X康芯科技康芯科技3.4 FPGA的结构与工作原理的结构与工作原理 3.4.1 查找表逻辑结构查找表逻辑结构 图图3-32 FPGA查找表单元查找表单元 查找表LUT输入1输入2输入3输入4输出0000010100000101161RAM输入A输入B输入C输入D查找表输出多路选择器图图3-33 FPGA查找表单元内部结构查找表单元内部结构 X康芯科技康芯科技3.4.2 Cyclone/CycloneII系列器件的结构与原理系列器件的结构与原理 图图3-34 Cyclone LE结构图结构图 X康芯科技康芯科技3.4 FPGA的结构与工作原理的结构
12、与工作原理 3.4.2 Cyclone/CycloneII系列器件的结构与原理系列器件的结构与原理图图3-35 Cyclone LE普通模式普通模式 X康芯科技康芯科技3.4.2 Cyclone/CycloneII系列器件的结构与原理系列器件的结构与原理图图3-36 Cyclone LE动态算术模式动态算术模式 X康芯科技康芯科技3.4.2 Cyclone/CycloneII系列器件的结构与原理系列器件的结构与原理图图3-37 Cyclone LAB结构结构 X康芯科技康芯科技3.4.2 Cyclone/CycloneII系列器件的结构与原理系列器件的结构与原理图图3-38 LAB阵列阵列 X
13、康芯科技康芯科技3.4.2 Cyclone/CycloneII系列器件的结构与原理系列器件的结构与原理图图3-39 LAB控制信号生成控制信号生成 X康芯科技康芯科技3.4.2 Cyclone/CycloneII系列器件的结构与原理系列器件的结构与原理图图2-40 快速进位选择链快速进位选择链 X康芯科技康芯科技3.4 FPGA的结构与工作原理的结构与工作原理 3.4.2 Cyclone/CycloneII系列器件的结构与原理系列器件的结构与原理图图3-41 LUT链和寄存器链的使用链和寄存器链的使用 X康芯科技康芯科技3.4 FPGA的结构与工作原理的结构与工作原理 3.4.2 Cyclon
14、e/CycloneII系列器件的结构与原理系列器件的结构与原理图图3-42 LVDS连接连接 X康芯科技康芯科技3.5 硬件测试技术硬件测试技术 3.5.1 内部逻辑测试内部逻辑测试图图3-43 边界扫描电路结构边界扫描电路结构 3.5.2 JTAG边界扫描测试边界扫描测试 X康芯科技康芯科技3.5 硬件测试技术硬件测试技术 表表3-1 边界扫描边界扫描IO引脚功能引脚功能 3.5.2 JTAG边界扫描测试边界扫描测试 引引 脚脚描描 述述功功 能能TDI测试数据输入测试数据输入(Test Data Input)测试指令和编程数据的串行输入引脚。数据在测试指令和编程数据的串行输入引脚。数据在T
15、CK的上升沿移入。的上升沿移入。TDO测试数据输出测试数据输出(Test Data Output)测试指令和编程数据的串行输出引脚，数据在测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。如果数据没有被移出时，该引脚处于高阻态。TMS测试模式选择测试模式选择(Test Mode Select)控制信号输入引脚，负责控制信号输入引脚，负责TAP控制器的转换。控制器的转换。TMS必须在必须在TCK的的上升沿到来之前稳定。上升沿到来之前稳定。TCK测试时钟输入测试时钟输入(Test Clock Input)时钟输入到时钟输入到BST电路
16、，一些操作发生在上升沿，而另一些发生在电路，一些操作发生在上升沿，而另一些发生在下降沿。下降沿。TRST测试复位输入测试复位输入(Test Reset Input)低电平有效，异步复位边界扫描电路低电平有效，异步复位边界扫描电路(在在IEEE规范中，该引脚可规范中，该引脚可选选)。X康芯科技康芯科技3.5 硬件测试技术硬件测试技术 图图3-44 边界扫描数据移位方式边界扫描数据移位方式 3.5.2 JTAG边界扫描测试边界扫描测试 X康芯科技康芯科技3.5.2 JTAG边界扫描测试边界扫描测试 图图3-45 JTAG BST系统系统内部结构内部结构 X康芯科技康芯科技3.5.2 JTAG边界扫描测试边界扫描测试 图图3-46 JTAG BST系统与与系统与与FPGA器件器件关联结构图关联结构图 X康芯科技康芯科技3.5 硬件测试技术硬件测试技术 图图3-47 JTAG BST选择命令模式时序选择命令模式时序 3.5.2 JTAG边界扫描测试边界扫描测试 3.5.3 嵌入式逻辑分析仪嵌入式逻辑分析仪 X康芯科技康芯科技3.6 FPGA/CPLD产品概述产品概述 3.6.1 Lattice
