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1、目录摘要：10.前言：11 .数字锁相环的开展背景及工作原理21.1 数字锁相环的开展背景21. 2数字锁相环根本结构及工作原理42 .硬件描述语言52.1 硬件描述语言的背景52.2 硬件描述语言的特点62.3 硬件描述语言的流程63 .数字鉴相器61 .1数字鉴相器的工作原理63 .2异或门鉴相器VHDL程序93. 3仿真波形如下94,数子环路滤波器103.1 数字滤波器的分类104. 2数字环路滤波器的工作原理104 .3其VHDL语言如下115 .4其仿真波形如下135 .数字振荡器136 .除N分频计数器147 .总结15参考文献15附录16数字锁相环摘要本设计是在FPGA上设计数字
2、锁相环。选用的是ALTERA公司开发的的QUartUSII7.O作为软件开发平台，采用自上而下的设计方法，将数字锁相环(DPLL)分成了鉴相器(DPD)模块，数字环路滤波器(DLP)模块，数控振荡器(DCO)模块和除N分频。最后将用VHDL语言编写好的程序通过QUartUSII7.0软件仿真，验证设计的正确性。关键词：数字鉴相器(DPLL),数字环路滤波器(DLP),数字压控振荡器(DCO),除N分频计数器;VHDL.oDigitalPhase-LockedLoopAbstract：ThisdesignisdesignedintheFPGAdigitalphase-lockedloop.ALT
3、ERAselectionisdevelopedintheQuartusIl7.0asasoftwaredevelopmentplatform,usingtop-downdesignmethod,digitalPLL(DPLL)isdividedintoaphasedetector(DPD)module,digitalloopfilter(DLP)module,numericalcontrolledoscillator(DCO)moduleandinter-Nfrequency.FinallyagooduseofVHDLlanguageprogramthroughtheQuartus117.0s
4、oftwaresimulation,designverification.Keywords：digitalphasedetector(DPLL),digitalloopfilter(DLP),Digitalvoltagecontrolledoscillator(DCO),exceptNfrequencyCounter；VHDLo前言：本文重点介绍数字鉴相器(异或门)和数字环路滤波器(可逆计数器)。1. 数字锁相环的开展背景及工作原理1.1 数字锁相环的开展背景锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。尽管根本锁相环的从开始出现几乎保持原样，但是使用不同的技
5、术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。锁相环在通信，雷达，测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的根本部件。随着电子技术向数字化方向开展，需要采用数字方式实现信号的锁相处理。锁相环技术在众多领域得到了广泛的英用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需要A/D及D/A转换。随着通讯技术，集成电路技术的飞速开展
6、和系统芯片的深入研究，数字锁相环必然会在其中得到更为广泛的应用。因此，对数字锁相环的研究和应用得到了越来越多的关注。传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡器数据。对于高阶数字锁相环，其数字滤波器通常采用基于DSP的运算电路。这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路图，这给专用集成电路的应用和片上系统SOC(systemonchip)的设计带来一定的困难。另一种类型的数字锁相环是采用脉冲序列低通滤波器计数电路作为环路滤波器，如随机徘徊序列滤波器，先N后M序列滤波器等。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡
7、器模块的振荡控制参数。由于脉冲序列低通滤波器计数方法是一个比拟复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。不能实现对高阶数字锁相环性能指标的解耦控制和分析，无法满足较高的应用需求。由于数字电子技术的迅速开展，尤其是数字计算和信号处理技术在多媒体，自动化，仪器仪表，通讯等领域的广泛应用，用数字电路处理模拟信号的情况日益普遍。所以模拟信号数字化是信息技术的开展趋势，而数字锁相环在其中扮演着重要的角色。近年来，随着VLSl技术的开展，随着大规模，超高速集成电路的飞速开展，数字系统的集成度和逻辑速度越来越高，这使得数字锁相环在数字通信，控制工程及无
8、线电电子学的各个领域中的应用也越来越广泛。数字锁相环路已在数字通信，无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。随着集成电路技术的开展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。在基于FPGA的同学电路中可以把数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。20世纪50年代后期随着空间技术的开展，锁相环用于对宇宙飞行目标的跟踪，遥测和遥控。但是根本都是以模拟锁相环为根底。60年代初随着数字通信系统的开展，出现数字锁相环其应用相当广泛，例如为相干解调提取参考载波，建立位同
9、步等。具有门限扩展能力的调频信号锁相鉴频器也是在60年代初开展起来的。在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用。数字锁相环也以其独特的优点在很多方面取代了模拟锁相环。数字锁相环具有以下优点：广泛采用逻辑门电路，触发电路和其他数字电路，因而受干扰影响的可能性小；可靠性高便于集成化和小型化，防止了模拟锁相环的一些固有缺点。锁相环路所以获得日益广泛的应用时因为它具有如下几个重要特性：跟踪特性。在环路锁定状态下，一旦输入频率发生变化，压控振荡器立即响应这个变化，迅速跟踪输入频率，最终使输入与输出同步。这种环路可用于锁相接收机。滤波特性。通过环路滤波器的作用，锁相环路具有窄带滤波特
10、性，能够将混进输入信号中的噪声和杂声干扰滤除。而且通带可以做的很窄，性能远远优于任何LC。RC,石英晶体，陶瓷滤波器。锁定状态无剩余频差存在。正是由于锁相环的这一理想频率控制特性，使它在自动频率控制，频率合成技术等方面获得广泛的应用。-易于集成化。组成环路的根本部件都易于采用模拟集成电路实现。环路实现数字化之后，更易于采用数字集成电路。集成锁相环的体积不断减小，本钱不断降低，而可靠性却不断增强，用途也越来越多。因此，研究能够嵌入系统芯片内的数字锁相环，提高其环路的工作性能，具有十分重要的意义。锁相环概述我们说的PLL,其实就是锁相环路，简称为锁相环。锁相环路是一种一种反应控制电路。许多电子设备
11、要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环路可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。目前锁相环主要有模拟锁相环，数字锁相环以及有记忆能力（微机控制）锁相环。1.2数字锁相环根本结构及工作原理数字锁相环的根本结构随着数字电路技术的开展，数字锁相环在调制解调，频率合成，FM立体声解
12、码，彩色副载波同步，图像处理等各个方面得到了广泛的应用。数字锁相环不仅吸收了数字电路可靠性高，体积小，价格低等优点，还解决了模拟锁相环的直流零点漂移，器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已经成为了锁相技术开展的方向。所谓数字PLL,就是指应用与数字系统的PLL,也就是说数字PLL中的各个模块都是以数字器件来实现的，是一个数字的电路。数字锁相环的优点是电路最简单有效，可采用没有压控的晶振，降低了本钱，提高了晶振的稳定性。但是缺点是和模拟锁相环一样，一旦失去基准频率输出频率会产生抖动，频差越大，抖动会越大于密，不利于某些场合的应用。随着大规模，超高速的数字集
13、成电路的开展，为数字锁相环路得研究与应用提供了广阔空间。由于晶体振荡器和数字调整技术的加盟，可以在不降低振荡器的频率稳定度的情况下，加大频率的跟踪范围，从而提高整个环路工作的稳定性与可靠性。锁相环是一个相位反应控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而受控的输出电压的改变时离散的而不是连续的；此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之为数字锁相环（简称DPLDo数字锁相环主要组成局部：数字鉴相器，可逆计数器，脉冲加，减电路及N分频器四局部组成。其中可逆计数器及N分频器的时钟是由外部晶振提供的。不用VCO,可大大减轻温度及电源电压变化对环路的
14、影响。同时.，采用在系统可编程芯片实现有利于提高系统的集成度和可靠性。一阶数字锁相环的根本结构如下图。主要是由数字鉴相器（异或门），K变模可逆计数器，脉冲加减电路和除N计数器四局部组成。K变模可逆计数器和脉冲加减电路的时钟分别为Mfc和2Nfco这里fc是环路中心频率，一般情况下M和N都是2的整数靠。数字锁相环的原理图如下：Vi(0图（a）数字锁相环的工作原理当环路失锁时，异或门鉴相器比拟输入信号Vi（t）和输出信号Vo（t）之间的相位差异,并差生K变模可逆计数器的计数方向控制信号（dnup）；K变模可逆计数器根据计数方向控制信号（dnup）调整计数值，dnup为高进行减计数，并当计数值到达0
15、时，输出借位脉冲信号（dn）；为低进行加计数，并当计数值到达预设的K模值时，输出进位脉冲信号（up）；脉冲加减电路那么根据进位脉冲信号和借位脉冲信号在电路输出信号中进行脉冲的增加和扣除操作，来调整输出信号的频率；重复上面的调整过程，当环路进入锁定状态时，异或门鉴相器的输出为一个占空比为50%的方波，而K变模可逆计数器那么周期性得产生进位脉冲输出和借位脉冲输出，导致脉冲加减电路的输出周期性的参加和扣除半个脉冲。这样对于输出的频率没有影响，也正是基于这种原理，可以把等概率出现的噪声很容易的去掉。环路滤波器的性能优略会直接影响到跟踪环路的性能。而采用数字化的环路滤波器便于调试参数和提高系统的可靠性。
16、环路滤波器的输出要直接控制频率合成器产生相应频率使本地伪礁能够准确跟踪发端信息。数字环中使用的数字环路滤波器与模拟环中使用的环路滤波器作用一样，都对噪声及高频分量起抑制作用，并且控制着环路相位校正的速度与精度。适中选择滤波器的参数，可以改善环路的性能。数字环路滤波器的设计根底是建立在模拟环路滤波器的根底上的。2.硬件描述语言2.1 硬件描述语言的背景传统数字电路设计方法不适合设计大规模的系统。工程师不容易理解原理图设计的功能。众多软件公司开发研制了具有自己特点的电路硬件描述语言（HardWarCDescriptionLanguage,HDD,存在着很大的差异，工程师一旦选用某种硬件描述语言作为输入工具，就被束缚在这个硬件设计环境之中。因此，硬件工程师需
