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1、FPGA工程师有源电容放电电路设计要领当今FPGA和高性能处理器的多个电源轨必须按照严格的顺序上电和断电。通常连接到电源轨的去耦电容必须主动放电，以确保正确控制断电顺序并在可接受的时间内完成断电。本文介绍了有源放电电路的原理和设计，并解释了功率MOSFET等关键元件的选择标准，以确保可重复的性能和可靠性。介绍当今的许多片上系统FPGA.ASlC和应用处理器都需要多个单独的电源轨来为低压核心逻辑、3.3V或5VI/0以及诸如内存总线或1.2V以太网驱动器等其他电路供电。众所周知，以正确的顺序为这些电源轨上电对于确保正确的系统运行至关重要。电源定序器用于依次启用每个负载点(POL)转换器，在正确的
2、时间启动各个电源轨。确保断电过程遵循相反的顺序同样重要，但电源线上的去耦电容会阻止系统正确断电。除非这些电容器被主动放电，否则剩余的电荷会在PoL被禁用后以不确定的速率衰减，因此可能会破坏序列。有源电容放电每个去耦电容器的放电时间可以使用串联电阻来设置RC时间常数来控制。这使定序器能够在序列中前一个转换器停用后的已知时间延迟后关闭每个POLo应选择电阻值以在合适的时间内将电容器放电至其完全充电电压的5%,避免过大的放电电流和噪声，但也允许序列在发出关闭系统的信号后的可接受时间内完成已经收到。图1的示意图说明了DiodeS公司的主动放电设计，该设计使用N沟道功率MOSFETDMN3027LFG(
3、Q2)作为开关，通过电阻R2将去耦电容放电到地，选择电阻R2以实现合适的RC时间常数。R2的存在还可以防止急剧上升的电流峰值，这可能会导致EMI问题以及N沟道功率MOSFET和电容器组上的瞬态热应力。图1.有源电容器放电对于正确的断电排序至关重要在图1中，电源定序器的EN输出连接到DC-DC稳压器的使能引脚，也连接到P沟道MOSFET(QI)的栅极。当定序器输出变为低电平以禁用DCDe稳压器时，Ql将信号反相，从而打开Q2以对电容器放电。放电电路假定DC-DC稳压器一旦施加关断信号就不能继续产生输出。如果在激活关闭命令后DC-DC稳压器的输出有可用电源，Q2将尝试吸收DC-DC稳压器的全部输出
4、电流能力。必须通过在激活放电电路之前插入延迟来防止这种情况。关键组件选择尽管有源放电电路很容易实现,但需要注意选择正确的电阻器以及P沟道和N沟道MOSFET,以最大限度地减少对瞬态和过热的影响，从而降低可靠性。mosfetqi的选择应参考电源排序器的输出电压阈值。所选器件应具有足够高的栅极阈值电压(VGS(th),以确保在定序器输出较高时保持关闭状态，记住VGS(th)会随着结温的升高而下降。本示例选择的序列发生器采用5V电源供电，并具有4.19V的最小指定高电平输出电压。在60。C的环境工作温度下,Ql的VGS(th)必须大于0.9V,以确保正常工作。此外，应使用100kQ电阻将栅极下拉至源
5、极电位，以避免误开启。检查MoSFET数据表中VGS(th)与温度的归一化曲线表明Diodeslncorporated的ZXMP6A13F满足要求：保证最小VGS(th)在室温下为IV,在+60。C时降至0.9V左右。出于本示例的目的，我们假设定序器必须在100毫秒内关闭总共10个电压轨。因此，每个轨上的去耦电容器组必须在10毫秒内放电。以8ms的3xRC时间常数为目标，可确保电容器在所需时间内放电至低于其全电压的5%。要计算RC常数，必须考虑电容器组的MOSFETRDS(ON)、寄生走线电阻和ESR,以及电阻器R2o假设电容ESR和走线电阻的总和不大于10m,去耦组的总电容为15mF,RDS
6、(ON)和R2的合适值可通过下式计算：3x(10m+R2+(1.5xRDS(ON)xl5mF=8ms假设R2=50m,功率MOSFETQ2在VGS=4.5V和25环境温度下的RDS(ON)必须小于80mC0在选择MoSFET时，还应考虑与温度相关的变化和RDS(ON)的批次间变化的影响。在4.5V栅极驱动的预期工作温度范围内，RDS(ON)可以变化多达15mo出于这个原因，最好确保R2大约是所选MOSFET的制造商指定的最大RDS(ON)的两倍。如果R2为50m,则可以选择MOSFET,例如DiodesIncorporated的DMN3027LFGN沟道MoSFET。该器件在室温下VGS=4.
7、5V时的典型和最大RDS(ON)分别为22mC和26.5mC0因此，RDS(ON)可以在大约15m到40m之间变化，在3.9到5.4ms之间提供95%(3XRC)的放电时间，最坏情况下的电容器组大小为20mF。评估安全作业区因为DMN3027LFG随着时间的推移，电容器的能量会随着电流和电压的变化而消耗，因此有必要评估功率MOSFET可以安全处理的最大单脉冲，同时确保结温不超过绝对最大额定值，典型TJ(max)=+150oC这可以通过检查MOSFET数据表中的安全工作区(SOA)看出(图2)。SOA应基于应用的环境工作温度以及所需的MOSFET栅极驱动。在对0.9V充电电容器组放电的情况下，可
8、接受的SOA曲线应表明脉冲宽度在ImS和IOms之间的单脉冲峰值电流能力至少为IVoSOA应适用于典型的应用环境温度，假设为+6(C,同时安装在PCB上，具有最小的散热。US8MAO-图2.DMN3027LFGN沟道MOSFET的SOA还需要考虑DMN3027LFG(Q2)MoSFET和串联电阻R2的功耗。最坏的情况是由电容器短时间充电和放电引起的。假设在最坏的情况下，电源定序器可以进入一个连续环路，每20毫秒启用和禁用DC-DC稳压器(10毫秒启用+10亳秒禁用)，DMN3027LFG和R2将消耗大约0.5W。这是通过知道存储在电容器组中的总能量将每20亳秒释放一次来计算的：P=Et=CV2
9、20ms=500mW(假设C=20mF充电至IV)由于DMN3027LFG的最大温度调节RDS(ON)为40m,因此Q2和R2的功耗分别为222mW和278mW0在15m的最低RDS(ON)时，R2的功耗将增加到385mW.因此需要一个0.5W额定值的电阻器。在典型应用中，环境温度预计会达到6(C,DMN3027LFG在推荐的最小焊盘布局上的结到环境热阻(ROJA)为130PW,然后在耗散222mW时TJ达到90o这在TJ(max)=150。C时提供了充足的动态余量。将计算付诸实践出于测试目的,组装了一个由六个2,200F电解电容器(标称总量为13.2mF)和个有源放电电路组成的电容器组，其中
10、包括DiodeS公司的ZXMP6A13FP沟道MoSFET(QI)和DMN3027LFGN沟道MoSFET(Q2)如图1所示。ZXMP6Al3F采用5V信号手动触发。图3.不使用(左)和使用(右)50mC串联放电电阻器时记录的结果首先，电容器组仅通过DMN3027LFG放电，以说明添加50m电阻器R2的效果。图3显示峰值电流达到约30A,但由于MoSFETRDS(ON)增加，这将在较高温度下降低。添加R2将峰值电流限制在IlA左右，同时也降低了放电电流的温度依赖性。通过电路中的电阻，放电到初始IV充电状态的95%的时间为3到4ms,接近理论值计算的数字。在使用从多个电源轨运行的复杂FPGA和片
11、上系统设备时，以正确的顺序关闭每个POL与确保正确的上电顺序同样重要。这对于防止损坏芯片的某些部分是必要的。然而，在断电时，系统正常运行时必不可少的去耦电容会导致关断时间变得不可预测。对这些电容器进行主动放电以确保在已知时间内关闭每个电源轨，从而实现正确和安全的关闭。花时间考虑最坏的情况和对功率MOSFET开关等组件的压力可以通过确保长期可靠性和最大限度地减少对温度等环境影响的依赖来获得回报。电信设备，服务器和数据中心的最新FPGA具有多个电源轨，需要正确排序才能安全地为这些系统上下供电。高可靠性DC-DC稳压器和FPGA电源管理的设计人员需要一种简单的方法来安全地放电大容量电容器，以避免损坏
12、系统。FPGA电源排序最新在生成片上系统FPGA的过程中，它们可以提供十个独立的电源轨，为Vcore,存储器总线电源，I/O控制器，以太网等提供电源。如图1所示，每个电源轨由DC供电。直流转换器可调节3.3V,2.5V,1.8V,0.9V等所需的电压。为了给系统加电，遵循特定的顺序以确保安全操作并避免损坏系统。同样在系统关闭期间，电源序列的顺序相反,确保在下一个电源轨关闭之前禁用每个电源轨。该指令通过电源序列发生器芯片控制，该芯片可启用每个DC-DC稳压器，如图1所示。Vcore 0V9Ethernet-lV2Vcore.lV8lO-3V3图1：典型FPGA系统电源轨每个服务的供电考虑存储在各
13、种电源轨上的去耦电容中的电荷时会出现问题。例如，在0.9VVcore电源轨上，总去耦电容可以在10到20mF的数量级，并且存储在电容器组中的剩余电荷需要在断电期间主动放电，在下一次电源关闭之前序列被禁用。这样可以避免违反掉电序列并保护FPGA系统。因此，建议在每个De-DC稳压器输出端使用有源放电电路。有源电容放电开关通过了解电容器组的大小，可以采用开放式方法对RC时间常数进行放电。一旦电压小于充电状态的95%（在3XRC时间常数下发生）,则假设电容器放电。这样做的一个简单方法是通过一个具有己知接地电阻的开关，当需要放电时可以接通该开关。参考图I,电源序列发生器启用每个DC-DC稳压器的输出。
14、然后可以使用该相同的使能（EN）信号来馈送并联连接到电容器组的开关。通过反转使能信号来驱动开关，当DC-DC稳压器的输出被禁止时，它将使电容器放电。对于开关，首选N沟道功率MoSFET,因为它很容易从以地为参考的逻辑信号驱动。所选电路如图2所示，Q2为N沟道功率MOSFET,Ql为P沟道MOSFET,反转电源序列发生器的EN逻辑信号。12VDCin图2：有源放电电路有源电容放电电路操作参见图2-电源序列发生器的EN输出为DC-DC稳压器上的使能引脚供电以及电容器放电电路。当逻辑“0”发出关闭信号时，P沟道MOSFET(Ql)将信号反相，然后接通N沟道MoSFET(Q2)以对电容器组放电。放电电
15、路假设一旦关闭信号施加，DC-DC稳压器就无法继续产生输出。如果在关闭命令激活后，DC-DC稳压器的输出有电，则必须在放电电路激活之前引入延迟。这是为了确保放电MOSFET不会试图吸收DC-DC稳压器的全部输出电流能力。为了从逻辑“0”信号增强N沟道功率MoSFET(Q2),P沟道MOSFET(Q1)将信号反相为5V,以施加在Q2栅极源上。选择P沟道MoSFET(Ql)不具有低栅极阈值电压(VGS(th)o这是因为VGS(th)相对于温度下降并且Ql在逻辑“1”状态期间需要处于OFF状态以避免Q2的错误接通。需要选择适合5V操作的最佳值以及PowerSequencero当电源序列发生器输出逻辑
16、“1”时，DC-DC稳压器在ON状态下使能，Q2必须处于OFF状态。采用逻辑“1”输出，最小高电平输出电压为4.19V(电源序列发生器的EN引脚输出规格)，则在环境工作温度为60C时，QlVGS(th)需要大于0.9V。此外，Q2的栅极需要通过100kQ的Rl电阻下拉至源极电位，以避免误导通。温度的VGS(th)变化在典型的电气曲线中找到。MoSFET数据表。例如,图3中给出了来自DiodesIncorporated的ZXMP6A13F的归一化VGS(th)与温度的关系.ZXMP6A13F是首选器件，因为保证最小VGS(th)在室温下为IV,在60C时降至约0.9VCo50 6 6 4 2g.86 1 IIIIoo .so PUe E sou PGS=BEJOn50 1
